一颗旗舰芯片的晶体管密度提高了 53.5%，靠的不是把每个晶体管做得更小，而是把整层电路从平面折叠成上下两层。这个区别，比那个百分数本身更值得说，因为它回答的是另一个问题：老路走不通之后，还能往哪里走。
11 月 10 日，华为麒麟官方账号发文，详解首款采用「逻辑折叠」技术的 τ 芯片，也就是麒麟 9050 系列。文章把做法讲得很直白，先讲结构，再讲数字，没有绕弯子。
先把电路折起来
原来的逻辑电路是平铺的，所有单元摊在同一个平面上，信号从这一头走到那一头，要绕过大量不相干的中间单元。距离一长，等待时间也跟着变长。
芯片里最贵的往往不是算得快，而是等得久。信号每多绕一段，就要多花一点时间，还要多付一点电，这些最后都会算进整颗芯片的功耗账里，也会变成散热器的负担。
平面布局的麻烦在于，单元越多，连线就越像一张越织越密的网。网密到一定程度，布线本身就会挤占本该留给晶体管的位置，怎么摆都别扭。
折叠的做法，是把这层电路改成上下两层。两层之间不用焊线，也不用基板转接，而是用混合键合直接贴合，靠垂直互连把信号送上去、接下来。
路径从一条长走廊，变成了一部电梯。这就是「折叠」两个字的实处：它不改晶体管的尺寸，改的是晶体管之间的连接方式，把距离换成高度。
支撑这套做法的是华为提出的「韬定律」，主张用时间缩微替代几何缩微。这个说法听起来抽象，落到工程上其实不难懂，说的是换一把尺子来量进步。
几何缩微，是沿着老路继续往下走，用更先进的光刻把晶体管越做越小。时间缩微，是承认尺寸有边界，转而压缩信号在芯片里跑一趟的时间，让等待变短。
同样一块面积，如果连线更短、等待更少，就能塞进更多运算单元。官方给出的结果是晶体管密度提升 53.5%，麒麟 9050 Pro 达到每平方毫米 2.38 亿个，这才是折叠的收益来源。
五千万处键合点
折起来不难，难在贴合。官方给出的数字是，混合键合超过 5000 万处，有效信号互连超过 500 万条。这两个数字，才是这条路线真正的门槛，也说明为什么量产比发布难得多。
键合点不是画上去的，是要一层一层对准、压合、导通。五千万处里只要有一处虚接，那一小块电路就可能是死的，而且事后很难查出来，只能靠电学测试一点点筛。
传统的封装互连靠微凸点，一颗一颗焊上去，间距做不小。混合键合把铜垫直接压在一起，间距才能继续往下压，这是它敢承担五千万处的前提。
这就把问题从设计端推到了制造端。图纸上叠得漂亮，产线上要保证每一处都真的连上，靠的是设备精度、洁净度和整条工艺的稳定性。
还有热。两层电路叠在一起，单位体积里产生的热量也叠在一起，散热路径反而变短了。这是折叠绕不过去的代价，也是它和平面方案最不一样的地方。
热量出不去，频率就上不去，长时间负载还会掉速。所以堆叠芯片的难点往往不在峰值，而在连续工作一段时间之后还能剩下多少，这才是用户真正能感觉到的差别。
所以这条路的胜负，一半在设计和工艺，一半在封装。先进封装从配角变成主战场，原因就在这里，它决定了叠起来的东西能不能稳定出货。
手机里的四档核心
回到芯片本身。麒麟 9050 Pro 的灵犀 CPU 是 9 核 16 线程，一颗 3.1GHz 超大核，两颗 2.7GHz 性能大核，四颗 2.2GHz 能效大核，两颗 1.75GHz 小核。四档频率摆开，是典型的异构思路，按负载分配核心。
这种分工的意思是，它不打算靠单点爆发取胜，而是把不同负载按核心分掉，各干各的活。最高频率提升 12.7%，大核能效提升 41%，两个数都指向持续输出。
马良 GPU 是 6 核微架构，渲染性能提升 40%，功耗降低 45%。性能涨、功耗降同时出现，通常意味着架构和工艺两头都动了手，而不是只把频率调高，这种组合并不多见。
达芬奇架构 NPU 的变化更明显，算力提升 140%，能效提升 66%。端侧可以跑 30B 参数的 MoE 大模型，总参数 300 亿，每次激活 20 亿，这个跳幅说明 NPU 的权重被调高了，也说明端侧推理正被当成主战场。
300 亿参数放在手机里，意义不在跑分，而在于很多推理不必再上传到云端。激活只有 20 亿，是为了让每一次计算不至于把电池掏空，也不至于烫手。
麒麟 AI ISP 配合 FFTS 函数流任务调度器，每秒可完成 50 万次高并发调度，调度时延在微秒级。这个环节平时没人看，却决定着多核协作顺不顺，也决定拍照时的成片速度。
摄像头、NPU、GPU、CPU 同时工作的时候，任务该派给谁、什么时候派、派多少，全靠这套调度。调度慢一档，前面所有的算力提升都会被磨掉一截，这活比堆算力更考验功夫。
目前已搭载的机型是 Mate 90 Pro Max、Mate 90 RS 非凡大师和 Mate XT 2 非凡大师。余承东表示，未来会有更多机型搭载逻辑折叠芯片。三款首发都落在高端线上，先立住高端再谈普及，是常见的节奏。
同步开放的还有 CANN Kit、XEngine Kit、FFRT Kit、Media Kit 等开发套件。硬件把门推开，开发者愿不愿意进来，是另一道关，也是更难的一道，套件齐不齐、文档顺不顺都很关键，这直接决定应用能不能吃满新的结构。
叠起来之后的账
把这几件事放在一起看，判断就比较清楚了：在不能靠更先进光刻继续缩小晶体管的前提下，往上叠是少数还能走的路，而且是一条要自己修的路。
但叠不是免费的。散热要重新设计，良率要重新爬坡，封装产能要重新排队，软件还要重新适配。任何一项拖住，密度上的优势都落不到用户手里。
所以 53.5% 这个数字，说明的是一条路线跑通了第一步，不是终点。真正决定它能走多远的，是后面那些不写进发布稿的良率曲线和温度曲线。
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